AI很笨，但Claude算是比較聰明的，但是依舊會自行腦補
我問Claude：
所以我可以說只要Bulk(P-substrate)電壓相同就可以把NIMP畫在一塊
Claude回答我：
基本上對，但要稍微精確一點：
正確說法應該是：只要在同一個 PW（P-Well）且電位相同，NP 就可以 merge 成一塊。
為什麼要說 PW 而不是 P-substrate？
從這份 Design Rule 的 Process Cross Section 來看，這是 CMOS HV Mixed Signal 製
程，有：
LV area：P-substrate + NW/PW 結構
HV area：P-substrate + HVNW/HVPW 結構，還有 NBL
在這種製程裡：
情況 能否共用 NP
兩顆 NMOS 在同一個連續 PW，電位相同
-＞〇可以
兩顆 NMOS 跨越不同 PW（電位不同）
-＞Ｘ不行，NP merge 後 DRC 不報錯但電路錯誤
兩顆 NMOS 被 NW 或 HVNW 隔開
-＞Ｘ物理上 PW 已不連續，NP 幾何上也無法跨越
Isolated HVNMOS（在 NBL 上的獨立 HVPW）
-＞Ｘ每個 isolated well 必須獨立處理
結論：「Bulk 電位相同」是必要條件，但更嚴謹的說法是「同一塊連續且等電位的 PW
內的 NMOS，NP 可以 merge」。純粹說 P-substrate 相同在有 isolated well 的 HV 製
程裡會有歧義。
－－－
我覺得Claude已經腦補一大堆在Layout裡不可能那樣畫的情境
於是又問：
你說的HV area是我在圍ISO RING的時候才會用到啊，我現在在說MOS，不是外圍的ISO
RING
－－－
Claude立刻就認錯：
你說得對，我過度複雜化了。針對一般 NMOS（不管 LV 1.8V、IO 5V、還是 HVNMOS），
只要：同在 PW 內PW 電位相同（通常都接 VSS）NP 就可以直接 merge 成一塊，這
是最單純的結論。我前面講的 isolated well / NBL 那些是 isolation ring 的概念，
跟你問的 MOS 本身的 NP 畫法無關，多說了，抱歉。
看來ＡＩ要取代IC工程師，還很遙遠
腦補隨便套製程的Rule，連Layouy畫法不會發生的情境，都提出來，
完全搞不清楚狀況。
AI沒有能力取代IC Design工程師，即使Layout佈局，AI可能連FloorPlan都非常有困難。