有人將邏輯折疊和2.5D/3D封裝堆疊差異，說得比較清楚。
主要參考網頁：邏輯折疊真3D-立體EDA設計詳解(網頁最下面有圖)
https://user332194.pse.is/962au4
1、照我讀完的瞭解，因為邏輯折疊晶片必須是真正的立體架構，華為和北大團隊就合作，
做出了按照τ定律為衡量標準的立體EDA，可用來設計作者文中所述的，他認為是真3D邏輯
折疊晶片布局規劃及布局。
而邏輯折疊(真3D)和2.5D/3D封裝堆疊(膺3D)差別之一，就是北大的τ定律立體EDA，在晶片
設計規劃布局、佈線時，就以各模塊內標準單元為最小單位，按各單元彼此搬運資訊的頻率
高低，將包括跨die線長、混合鍵合端子數量與垂直熱路徑等因素，都納入統一的可微優化
框架，進行τ值最小的邏輯折疊最優化設計，不限制跨die邏輯變換、移動等操作。
而按照華為說法，2.5D/3D封裝堆疊，2片die之間以模塊為最小單位進行堆疊，因為其他家
的die使用平面EDA設計，只能把Adie的某些模塊為最小單位，整個設計固定到Bdie上，然後
才將A、B2片die堆疊在一起，因此沒辦法把τ值縮減最優化壓到最小。
2、然後還是華為講法，邏輯折疊2片die之間，會做出5000萬個垂直互連通道，其中500~100
0萬個通道，做為資訊搬運之用，這使得2片die之間真正的做到路徑大幅縮短，使傳輸延遲
逼近單一die內部的水準。
而2.5D/3D封裝堆疊，2片die之間只有數十萬~上百萬個垂直互連通道，比邏輯折疊差了數十
倍以上，傳輸延遲較高無法視為單一die。
其實，華為都有清楚的講過，但不管真不懂還是假不懂，華黑還是會黑，華吹還是照吹，而
實物手機還沒上市，估計會吵很久，嗯，我覺得就算華為mate 90搭配的麒麟2026真的幹到
等效台GG3nm電晶體密度，華黑還是會一路黑下去。呵呵。
※ 引述 《sxy67230 (charlesgg)》 之銘言：
: 餓死抬頭，阿肥外商碼農阿肥啦！
: 阿肥是說不管牆內還是牆外其實都是誤導了韜定律，一邊刻意吹一邊刻意損。但是Monoli
th
: ic 3D（晶圓級立體化）本來就不是什麼新東西，這個Intel、三星、Stanford、MIT都有
相
: 關研究，只是華為是第一個拿來實作商用而已。台積電內部應該也是有相關研究在做，只
是
: 沒敢商用而已。
: 晶圓級立體化相關的技術當前最大的難點再於製成工藝的溫度控制（更像是在原有大樓上
疊
: 加樓層，所以製造溫度太高會傷害下層元件）還有應力控制避免晶片承受不住斷裂，最後
一
: 個就是散熱問題。他挑戰的反而是現有EDA工具要全部重構，設計的時候就要考慮這些溫
度
: 、應力還有細部元件怎麼疊的選項。
: 但是相對他提升的就是晶片元件之間的通訊時間，現在一堆研究都證明了即使台積電有能
力
: 把元件繼續縮小，最終都需要面對晶片元件之間複雜化導致的高延遲拖慢算力。
: 用軟體的話來說就是華為提出的方法更像是重構，寫Code的都知道當你做併行化加上各種
檢
: 查推疊都提升不了多少的時候。有時候重構是唯一的解法讓算法真正適配你的問題，把相
關
: 可以重複利用的放在一起算，反而才是真正的加速。
: 有迷有掛？
: