其實現代晶片製造28mm之後，物理上晶片上電晶體尺寸幾何微縮，就都是等效電晶體概念，
下一個世代的製程節點，不是實際的電晶體密度，而是等效電晶體密度增加1.43倍。
只是晶片設計、自製、代工方都不太提這些，使大眾誤以為比如3nm比5nm製程，電晶體物理
尺寸真的微縮真的有小70%。
台GG、三星、英特爾製程微縮細緻化方向，就不再專縮閘極長度，而把閘極間距整體縮小，
減少漏電提升效能降低功耗。
華為這個韜製程概念，就類似超頻並縮小電晶體反應時間，達到同時間內等效電晶體密度提
升。
台GG的7nm製程，電晶體閘極間距57nm，5nm製程閘極間距為51nm，3nm製程閘極間距為45nm
，物理微縮不多，但其他方向尺寸縮小+功耗減少，等效電晶體密度就進階一個世代。
華為用中芯7nm製程，依照外國技術單位拆解，近幾代麒麟晶片電晶體閘極間距都54~57nm，
現在還是7nm製程物理工藝沒進步，但縮減電晶體反應時間，即所謂邏輯折疊，其晶片跑分
就大概台GG的5.5nm等級。
這次華為宣稱的2026年新一代麒麟晶片，也是同樣7nm物理工藝，靠邏輯折疊等效晶體管密
度提升53.5%，達238MT/平方毫米。台GG的3nm製程等效電晶體密度273MTr/平方毫米。
兩者等效電晶體密度相差不大了。但成本上，中芯用DUV7nm工藝製造，而台GG用EUV3nm工藝
製造，中芯成本較低是肯定的。
華為+中芯用低成本DUV7nm工藝，就能追近台GG用EUV高成本製造的3nm工藝，如果是真的那
就是大地震囉。
因為，呵呵，輝達B200晶片現在還只用台GG的4nm製程。中共各家的AI晶片，都可以付華為
專利費取得使用這種7nm邏輯折疊工藝，進行優化製造自家的高性能AI晶片。不賣EUV給中共
，控制其晶片先進製程工藝，看來已經限制不了中共AI晶片的發展。
世界AI格局要變了嗎？等華為新一代麒麟晶片手機上市，跑分一測+實機體驗一測就知分曉
。
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※ 引述 《anna1203 (penny)》 之銘言：
: 華為發表半導體「韜定律」 宣布2031年推出1.4奈米晶片
: https://udn.com/news/story/7333/9523672?from=udn-referralnews_ch2artbottom
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