補充一下為何中芯的7奈米N+3可以跟台積電4奈米甚至3奈米打得有來有回，純粹就是雙方
的技術發展路徑不同，台積電就是拼製程疊密度，在單位面積內盡可能堆疊晶體管，壞處
是晶體管容易發熱，且因電子隧穿效應導致35%左右的晶體管無法使用，這一點在3奈米似
乎是遇到物理的瓶頸極限了，畢竟3奈米的電子隧穿效應是繞不過去的坑洞
中芯則是另闢蹊徑，不拼密度，而是追求「單位面積內可用晶體管」的數量，假設台積電
單位面積內晶體管是100，但可用晶體管只有65個，其他35個則是平白耗電發熱；而中芯
單位面積內晶體管只有65個，但可用晶體管也是65個，最終表現也就能與台積電打平了，
甚至中芯半導體不用考慮無效晶體管的耗電發熱問題，這樣設計的唯一缺點就是晶片會比
較大顆，但熱管理和效能大幅提昇，所以你看到9020的CPU較前代更大更厚
當然中芯不會滿足於7奈米而已，明年國產EUV上線投產後就會進展到5奈米甚至3奈米
網路爆料者@zephyr_z9提到，5奈米的華為X90晶片的電晶體密度低於台積電5奈米晶片，但
接近三星5奈米，但華為的5奈米可以對標叫板台積電的3奈米，原因就是兩家廠商的設計
思路不同