※ 引述《ExpressCrass (伊漂古瑞斯)》之銘言：
: 欸欸 三星的製程比較短
: 效能應該照理說比較好挖
基本上製程比較小 面臨到的問題更多
微影技術已經遇到問題了
蝕刻也會變困難 所以其實越大越好做
在SUB10nm 製程中三星和台積都偏向EUV
Intel 表明了不會用EUV技術
但是就Intel的過往紀錄 在他們實際產產品出現前 一切都不可信
: 從這張圖可以發現三星的14nm製成有效的縮小整張CPU的大小
: 但是TSMC的面積大了8.5mm^2
14nm和16nm基本上我們都認為是同一代
每一代的電晶體相差0.7 length size 所以會相差0.5 area size
台積是22->16 Intel和三星都是20->14->10->7
為甚麼會停在7nm 因為在做下去量子效應會非常嚴重通道只有70個原子的距離
會發生很多奇怪的現象
所以現在學界都在找替代材料(2D,III-V)或元件(TFETs)或3D元件
FinFET本身對於微縮並沒有好處他把現有的元件從平面轉成三維
所以基本物理操作原理還是相同 並無法處理超短通道帶來的新衝擊
: 至於結構方面現在主流的方式是使用Fin-Fet這種電晶體結構
: 它的主要設計方向就是將導電通道設計在矽鰭裡面
: 其大意就是把Gate包住了Source和Drain兩個極端
: 這可以有效的大面積節省了製成空間
FinFET最大好處不是節省面積 而是在相同的gate length 之下
與MOSFET相比 他能提供1~3倍的電流 因為有電流除來走平面 還可以走FIN的側邊
另一好處則是因為GATE三維的包覆(沒有包到Source Drain這樣會無法控制這兩閘)
他能大幅降低短通道效應 因為有更好的Gate Control
目前學界解決SUB10nm 的熱門原件有
1.2D材料(graphene,MoS2, Blcak phosphorus)
graphene 最近已經被大家捨棄了 因為他實在是太導電 把她想成要把金屬變成不導電
這是一件事非常困難的事情
最近MoS2在Nature上有人發表非常驚人的paper 歡迎大家去看
2.Tunnel FETs (III-V,MoS2,GeSn)
這是一個全新元件 與MOSFET不同 GATE控制SOURCE與CHANNEL之間的穿隧機率
所以他能操作在SUB0.5V 之下也就是超低電壓 這個領域基本上MOSFET無法工作(linear)
四族材料(Si,Ge)無法使用是因為 他們都是非直接能隙材料
需要額外的phonon來幫助穿隧 所以穿隧機率比起我所列的三種材料都小很多
3.3D Devices
雖然大家都宣稱FinFET 是三維元件 但她其實比較像2D元件與3D元件的混合體
現在3D元件可以通過TSV 等方法達到在同一個區域上 有多個電晶體同時工作
也就是把元件在垂直方向堆起來 元件正上方還有元件
散熱通常是大問題 因為你等於是把兩三張晶片疊再一起使用
小弟不是這領域的 所以無法提供很多有用資訊 換迎大家提供意見
最後
固態元件的學生越來越少了 都被資工搶光光 電機學弟都跑去做CS或IC設計了
所以希望學弟們趕快投入這領域阿!! 這樣我們PHD才能畢業....